Cadence与TSMC深化合作，加速先进节点AI芯片设计

2026年7月12日，Cadence发布博客文章，详细阐述与TSMC在先进节点AI芯片设计领域的合作进展。双方通过扩大合作，聚焦加速AI驱动的半导体创新，通过先进设计流程为领先AI芯片提供支撑。

AI和HPC芯片在先进节点设计面临严峻挑战：PPA、可靠性、生产效率优化需求持续攀升，开发周期不断压缩。先进节点上，微小的效率问题可能导致昂贵的迭代、进度延误和延迟上市。

Cadence与TSMC扩大合作，通过认证设计流程、经硅验证IP、智能体AI技术和加速计算，帮助客户减少迭代、改善相关性，加速DTCO导向的先进AI和HPC设计实现硅片上市。

Cadence与TSMC合作交付TSMC认证、端到端EDA流程，提升设计过程的一致性和可预测性。这些流程帮助团队更早实现tapeout质量收敛，减少后期意外，最小化返工或设计迭代。

Cadence引入早期详细布线技术，改善早期探索与最终签核的相关性，为先进AI和HPC设计提供更可预测的性能、功耗、可靠性目标收敛。这种方法对DTCO导向环境尤为关键，设计与工艺紧密协调。

Cadence与TSMC提供签核就绪、端到端设计方法论，覆盖数字逻辑、定制和模拟电路、电源和信号完整性、热和电磁效应、异构集成。方法论整合数字实现、模拟设计、物理验证、时序签核、功耗签核、电磁签核、热分析等工具。

Cadence提供经TSMC先进节点硅验证的IP组合，覆盖内存接口、高速接口、SerDes、DDR、PCIe、USB、以太网等。这些IP经过严格验证，确保在TSMC N3、N2、A16、A14等先进节点上实现设计目标。

客户已在TSMC 3nm和2nm节点上实现设计进展。Cadence与TSMC合作帮助客户减少迭代次数、改善相关性，加速硅片上市时间。