Cadence携手TSMC加速新一代AI芯片设计 拓展至N3、N2、A16和A14工艺节点

楷登电子（美国Cadence公司，NASDAQ：CDNS）近日宣布进一步拓展其与台积公司（TSMC）长期以来的合作关系，旨在加速AI驱动的半导体创新。此番合作将为基于TSMC N3、N2、A16™和A14制程工艺的前沿AI芯片提供IP、签核就绪的端到端设计基础设施以及经过认证的先进流程。双方此次深化合作将帮助客户减少迭代次数，提升面向设计技术协同优化（DTCO）的先进AI与高性能计算（HPC）设计之间的关联性，从而以更大的信心加速芯片上市。

Cadence高级副总裁兼总经理Chin-Chi Teng表示："AI芯片在先进节点上的创新，需要一种覆盖整个设计周期并可从SoC扩展到小芯片（chiplet）和3D-IC架构的签核就绪方法。通过与TSMC合作，我们正在推进'让设计成就AI，让AI驱动设计'的战略，将经过认证的流程与经过硅验证的IP相结合，并构建代理就绪的基础设施，从而在复杂性持续增长的情况下，帮助工程师提升生产力。"

TSMC应用与联盟管理事业部总监Aveek Sarkar表示："AI计算工作负载日益增长的需求与不断压缩的设计周期，促使我们采用先进、高能效的硅技术、精简的设计流程以及经过硅验证的IP。通过与Cadence等Open Innovation Platform®（OIP）开放创新平台伙伴携手合作，我们支持客户，使他们能够自信地运用TSMC最新的工艺技术和3DFabric®先进封装解决方案，设计尖端芯片，把握AI驱动创新的变革性机遇。"

Cadence针对TSMC N2P工艺提供了丰富的IP产品组合，其中包括DDR5 12.8G MRDIMM、PCIe® 6.0、LPDDR6/5X 14.4G和HBM4E 16G。Cadence® Artisan®基础IP先进节点产品组合现已应用于采用TSMC N3工艺的量产设计中。Cadence为半导体团队提供经认证的端到端EDA流程，涵盖从先进节点SoC到小芯片（chiplet）和3D-IC设计。具体功能和解决方案包括：使用Innovus™ Implementation System进行设计实现；使用Virtuoso® Studio和Spectre® Simulation Platform进行定制/模拟实现与仿真；使用Celsius™ Thermal Solver、Voltus™ IC Power Integrity Solution和EMX® Planar 3D Solver进行热分析；以及Tempus™ Timing和ECO Solution、Quantus™ Extraction Solution、Liberate™ Characterization Portfolio和Pegasus™ Verification System等签核技术。上述所有流程均已获得TSMC N2和A16工艺认证，双方还在就A14 PDK持续合作。

早期客户和主流企业正积极采用TSMC 3纳米或2纳米工艺进行设计，充分彰显了此次合作的市场影响力。

来源:EEWORLD